时序电路是计算机及其它电子系统中常用的一种电路。它和组合电路是完全不同的两种类型电路。时序电路分为两大类：同步时序逻辑电路和异步时序逻辑电路。在同步时序逻辑电路中有一个公共的时钟信号，电路中各记忆元件受它统一控制，只有在该时钟信号到来时，记忆元件的状态才能发生变化，从而使时序电路的输出发生变化，而且每来一个时钟信号，记忆元件的状态和电路输出状态才能改变一次。
同步时序逻辑电路的设计方法时序逻辑电路中最常见的是寄存器、移位寄存器、计数器、顺序脉冲发生器和序列信号发生器，时序逻辑电路的设计方法是建立在组合逻辑电路漫计方法的基础之上的。在设计时序逻辑电路时，要求设计者根据给出的具体逻辑问题，求出实现这一逻辑功能的逻辑电路。所得到的设计结果力求简单。
当选用小规模集成电路做设计时，电路最简的标准是所用的触发器和门电路的数目最少，而且触发器和门电路的输入端数目也最少；而当使用中、大规模集成电路时，电路最简的标准则是使用的集成电路数目最少，种类最少，而且互相间的连线也最少。
设计同步时序逻辑电路时，一般按如下步骤进行：
1．逻辑抽象，得出电路的状态转换图或状态转换表；
A．进行逻辑定义，即确定输入变量、输出变量以及电路的状态数，通常取事件原因做输入变量，取事件结果做输出变量；
B．定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号；
C．按照题意列出电路的状态转换表或画出电路的状态转换图；
2．状态化简
若两个电路状态在相同的输入下有相同的输出，并且转换到同样一个次态去，则称这两个状态为等价状态。显然等价状态是可以合并成为一个。电路的状态数越少，设计出来的电路也越简单。
3．状态分配
首先，确定触发器的数目n，因为13个触发器有2“种状态组合，所以为获得时序电路所需的M个状态，必须使
。其次，要给每个电路状态规定对应的触发器状态组合。每组触发器的组合都是一组二值代码。若设计的电路有3个状态，我们可选择两个触发器作为电路的核心，因为两个触发器的输出状态为4个两位的二值代码：00、01、10、11，而电路只有3个状态，只要用其中的任何三种来代替即可。如果编码的方案选择得当，设计结果可以很简单，反之，编码方案选择得不好，设计出来的电路就会复杂的多。
4．选定触发器的类型
求出电路的状态方程、驱动方程和输出方程电路的状态方程为触发器输出状态即
与电路的初态
、输入变量一起满足一定的逻辑函数关系。根据状态转换图和选定的状态编码，触发器的类型，就要姒写出电路的状态方程、驱动方程和输出方程了。
介绍同步时序电路中所有存储元件都在时钟脉冲CP的统一控制下，用触发器作为存储元件。几乎所有的时序逻辑都是“同步逻辑”：有一个“时钟”信号，所有的内部内存（'内部状态'）只会在时钟的边沿时候改变。在时序逻辑中最基本的储存元件是触发器。
同步逻辑最主要的优点是它很简单。每一个电路里的运算必须要在时钟的两个脉冲之间固定的间隔内完成，称为一个 '时钟周期'。只有在这个条件满足下（不考虑其他的某些细节），电路才能保证是可靠的。
同步逻辑也有两个主要的缺点：
时钟信号必须要分布到电路上的每一个触发器。而时钟通常都是高频率的信号，这会导致功率的消耗，也就是产生热量。即使每个触发器没有做任何的事情，也会消耗少量的能量，因此会导致废热产生。
最大的可能时钟频率是由电路中最慢的逻辑路径决定，也就是关键路径。意思就是说每个逻辑的运算，从最简单的到最复杂的，都要在每一个时脉的周期中完成。一种用来消除这种限制的方法，是将复杂的运算分开成为数个简单的运算，这种技术称为“流水线”。这种技术在微处理器中非常的显著，用来帮处提升现今处理器的时钟频率。
描述同步时序逻辑电路的方法功能表
特性表
特性方程
状态图
状态表
激励表
时间图
同步时序逻辑电路的存储器件——触发器触发器是一种具有记忆能力、构成时序逻辑的基本单元电路。一个触发器能“存储”一位二进制数字信息：“0”或“1”1。
一个触发器有两个稳定状态：
“0”状态：Q=0，=1；
“1”状态：Q=1，=0。
触发器（FF）应具有以下功能：
在新数据输入之前（无触发信号）时，触发器一直保持原来的状态（原数据）不变。
输入信号触发下，它能从一种状态转换为另一种状态。即：FF能够“接收”“保持”并“输出”数字信息。
触发器（FF）的分类：
上升沿触发
下降沿触发
高电位触发
低电位触发
电位触发：
边沿触发：
基本RS触发器
同步触发器（时钟CP-FF）
主从触发器
维持-阻塞触发器（WZ-FF）
CMOS边沿触发器
RS触发器（置0、置1触发器）
JK触发器（多功能触发器）
D触发器（延迟触发器）
T触发器（翻转触发器）
从功能分：
从结构分：
从触发方式分：
本词条内容贡献者为:
何星 - 副教授 - 上海交通大学
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